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在臺(tái)積電推出4nm制程之后，接下來就是3nm制程，事實(shí)上對于企業(yè)客戶來說，相比較4nm，3nm制程更像是5nm的更新?lián)Q代版，正常來說就應(yīng)該是從5nm跳躍至3nm制程。目前臺(tái)積電已經(jīng)表示3nm完成了風(fēng)險(xiǎn)試產(chǎn)，即將進(jìn)入到量產(chǎn)階段，預(yù)計(jì)今年下半年開始量產(chǎn)。而臺(tái)積電似乎也希望將3nm制程作為一個(gè)長壽的工藝制程進(jìn)行看待，未來將會(huì)推出不同版本的3nm制程，比如說N3、N3B以及N3E，其中N3E照理來說應(yīng)該是強(qiáng)化版，然而現(xiàn)在有消息稱為了提升產(chǎn)品的良率以及降低設(shè)計(jì)成本，臺(tái)積電計(jì)劃將N3E作為青春版進(jìn)行研發(fā)，從而加快研發(fā)進(jìn)度。

作為晶圓制造中比較重要的一部分，光刻層的層數(shù)多少將會(huì)直接影響到晶體管的密度，根據(jù)目前的消息，臺(tái)積電計(jì)劃減少N3E的光刻層數(shù)量，原來計(jì)劃推出25層的光刻層，而現(xiàn)在只有21層，當(dāng)然更低的光刻層也就意味著設(shè)計(jì)難度的降低以及更高的產(chǎn)率，進(jìn)而減少晶圓代工的成本，畢竟現(xiàn)在的消息稱3nm制程的代工價(jià)格超過了30000美元，對于廠商來說是一個(gè)不小的負(fù)擔(dān)。

當(dāng)然更低的光刻層數(shù)也就意味著更低的晶體管密度，預(yù)計(jì)N3E將會(huì)比標(biāo)準(zhǔn)的N3工藝降低8%的密度，當(dāng)然比目前5nm制程還是提升了60%的晶體管密度，同時(shí)得益于設(shè)計(jì)難度的降低，N3E制程工藝也將提前量產(chǎn)，預(yù)計(jì)在2023年第二季度商用，大家應(yīng)該可以在2024年看到基于N3E所打造的芯片。